台积电明年下半年开始量产N2制程，努力降低变异性和缺陷密度打磨技术，进而提高良率。台积电员工在X平台上表示，团队已成功将测试芯片良率提高6%，为客户节省数十亿美元。
X平台网友Dr. Kim（@I_loves_deep_nn）自称是台积电员工，但未透露改善的是SRAM测试芯片还是逻辑测试芯片的良率。外媒Tom's Hardware认为，台积电明年1月才开始提供2纳米技术的shuttle测试芯片服务，现在不太可能改善2纳米制造最终实际芯片原型的良率。
I increased the yield of our 2 nm process by 6% creating billions in savings for our customershttps://t.co/eoyJRRHA4V
— Dr. Kim (김서연) (@I_loves_deep_nn)December 1, 2024
台积电N2制程采用GAA纳米晶体管的制程，可大幅降低功耗、提升性能和晶体管密度，不仅尺寸小于3纳米FinFET晶体管管，还能在不影响性能的情况下，改善静电控制和减少漏电，实现更小高密度SRAM位元单元。它们的设计增强阈值电压调整，确保能可靠运行，使逻辑晶体管和SRAM单元进一步小型化。
与N3E制程芯片相比，在相同晶体管数量和频率下，N2制程耗电量减少25%-30%，在相同晶体管数量和耗电量下性能可提升10%-15%，在维持相同速度和耗电量的情况下晶体管密度可提升15%。
（首图来源：shutterstock）
