根据Tomshardware的报道，台积电在本月举行的IEEE国际电子组件会议 (IEDM) 上透露了有关其2纳米节点制程的N2制程技术更多细节。N2制程技术预计在相同电压下降低24%至35%的功耗或提高15%的性能，且晶体管密度比上一代3纳米节点制程制程高1.15倍。这些优势绝大多数是由台积电的环绕式闸极 (GAA) 纳米片晶体管，以及N2 NanoFlex设计技术协同优化能力，及其他一些增强功能所完成的。
报道表示，台积电的GAA纳米片晶体管允许设计人员调整其信道宽度，借以平衡性能和功率效率。除此之外，台积电的N2制程技术还添加了N2 NanoFlex的设计技术协同优化 (DTCO)，使设计人员能够开发具有最小面积和更高功率效率的电池，或针对最大性能进行优化的电池。该技术还包括跨越200mV范围的六个电压阈值 (6-Vt)，这是使用台积电第三代基于偶极子的n型和p型偶极子集成完成的。
而N2制程技术在制程和设备层面导入的创新，其不仅在通过细化纳米片材厚度、结点、掺杂剂活化和应力工程来提高晶体管驱动电流，而且还能降低有效电容 (Ceff)，以完成同类领先的能效。整体来说，这些改进使N型和P型纳米片晶体管的I/CV速度分别提高了约70%和110%。
另外与鳍式场效晶体管 (FinFET) 相较，N2制程技术的GAA纳米片晶体管在0.5V至0.6V的低电源电压范围内，可提供明显更好的每瓦性能。其中，制程和设备优化可将时脉提升约20%，并在0.5V运行时将待机功耗降低约75%。此外，集成N2 NanoFlex和多阈值电压选项还可为高逻辑密度的节能处理器提供额外的设计灵活性。
报道表示，晶体管架构和DTCO优势直接影响SRAM的可扩展性，而这在近年来先进节点制程上很难实现。但是，借助N2制程技术台积电成功完成了约38Mb/mm² 的创纪录2纳米SRAM密度。除了创下SRAM密度记录外，台积电还降低了耗电量。由于GAA纳米片晶体管具有更严格的阈值电压变化 (Vt-sigma)。因此，与N2制程技术相相较，高电流 (HC) 的最小工作电压 (Vmin) 降低了约20mV。高密度 (HD) 则降低了30–35mV。这些改进可到低至约0.4V的稳定SRAM读写功能，同时保持持续平稳的产量和可靠性。
除了新的晶体管外，台积电的N2还采用全新的中段 (MoL)、后段 (BEOL) 和远BEOL布线，其可将电阻降低20%，提高性能效率。另外，N2的MoL现在采用无障碍钨布线，可将垂直闸极接触 (VG) 电阻降低55%，并将环形振荡器的频率提高约6.2%。此外，第一个金属层 (M1) 现在是在一次EUV曝光过程中所创建的，然后通过单一蚀刻步骤 (1P1E)，降低了复杂性、减少了光罩数量，并提高了整体制程效率。台积电表示，M1使用EUV 1P1E可将标准单元电容减少近10%，并节省多个EUV光罩。而且，N2还可将金属 (My) 和通孔 (Vy) 电阻降低10%。
最后，N2针对HPC应用的额外功能中包括超高性能MiM ( SHP-MiM ) 电容器，可提供约200fF/mm² 的电容，这有助于通过减少瞬态电压降，完成更高的最大工作频率 (Fmax )。加上，台积电的N2制程技术采用了新的Cu RDL选项，具有平面钝化和TSV，针对面对面，和面对面的3D堆栈进行了优化，SoIC键合节距为4.5μm，这将成为可用的功能。台积电指出，它适用于人工智能、高性能计算，甚至行动设计。台积电预计将于2025年下半年开始生产N2制程技术。
(省图来源：科技新报摄)
