市场消息指出，绘图芯片大厂英伟达（NVIDIA）已启动高带宽内存（HBM）的逻辑芯片(Base Die)自行设计计划。未来，无论所需的HBM要堆栈搭配何种品牌DRAM内存，其逻辑芯片都将采用英伟达的自有设计方案。预计使用3纳米节点制程打造，最快将于2027年下半年开始试产。

根据工商时报的报道，目前HBM市场上，韩系SK海力士为领先厂商，其HBM的Base Die过去都采用自制方案。然而，一旦HBM传输速度要提升至每秒10Gbps以上，Base Die的生产就必须依靠如台积电等芯片代工厂的逻辑制程，包括12纳米或更先进节点。尽管相关供应链主导权目前仍掌握在SK海力士手中，但SK海力士也已透露未来将导入芯片代工等级的逻辑制程于HBM的Base Die中，借以提升产品性能与能耗比。

对此，市场人士指出，内存厂商在复杂的Base Die IP与ASIC设计能力方面相对较弱。若HBM4要集成UCIe界面与GPU、CPU连接，在Base Die的设计上难度将大幅增加。因此，英伟达此次自制Base Die的计划，就被解读为抢攻ASIC市场的策略，也希望借由NVLink Fusion开放架构平台来提供客户更多模块化选择，进一步强化对整体生态系的掌控优势。

目前，虽然英伟达积极布局，SK海力士也已经率先向主要客户提供新一代12层堆栈的HBM4样品，并已经结合先进的MR-MUF封装技术，容量可达36GB，带宽更高达每秒突破2TB，相较前一代HBM3E带宽提升超过60%，持续巩固其在AI内存市场的领导地位。然而，市场人士认为，先前就是为了避免过度受制于英伟达，必须承担高价的GPU成本，这才使得ASIC市场逐渐蓬勃发展了起来。所以，英伟达自行设计需要的HBM Base Die计划，又会规到英伟达旗下，接下来未必能获得企业青睐，有机会完全改变ASIC的发展态势。因此，整体发展情况还必须进一步的观察。

总体而言，随着英伟达拟自制HBM的Base Die计划的发展，以及SK海力士加速HBM4的量产，HBM4时代正迈向更高速、更高堆栈、更复杂封装集成的新局面。HBM市场将迎来新一波的激烈竞争与产业变革。在此变革中，无论是会达或SK海力士合作伙伴仍都将是台积电，预计也将使得台积电成为其中最关键的受益者。

(首图来源：科技新报摄)