作为负责制定业界标准内存规格的组织JEDEC，目前正准备最终敲定一项名为SPHBM4（Standard Package High Bandwidth Memory）HBM4级标准。这项技术的设计重点是通过传统有机基板的兼容性，来提供更高的内存容量和更低的集成成本。如果SPHBM4技术能够成功推广，将能有效地填补高带宽内存（HBM）市场中的许多潜在空白领域。
窄总线界面设计解决HBM的固有挑战传统高带宽内存（HBM）通常采用1024位元或2048位元的极宽总线界面，尽管这使得HBM能够完成无与伦比的性能和能源效率，但这种极宽总线界面设计会占用高端处理器内部大量的宝贵芯片面积，这就成为限制每个芯片上HBM堆栈数量的一大因素，从而间接限制了AI芯片支持的内存总容量。如此也不仅影响了单个AI芯片的性能表现，同时也对使用这些加速器的大型集群的性能造成了冲击。
如今，SPHBM4的设计正是为了应对该问题而来，其中的关键在于将HBM4的内存总线界面从2048位元大幅缩减至512位元。而为了在界面变小的同时仍能维持HBM4级的总带宽，SPHBM4采用了4:1的串行化（serialization）技术。JEDEC并未具体说明此处的“4:1串行化”是指将数据传输速率从HBM4的8 GT/s提升四倍，或是引入具备更高时脉的新编码方案。但无论如何，其最终目标十分明确，就是在采用512位元界面的情况下，仍能保留聚合的HBM4带宽。
设计与容量优势瞄准高容量AI应用在内部构造方面，SPHBM4封装将使用业界标准的基础芯片（base die），该芯片可能由芯片代工厂使用逻辑制程制造。同时，它也会采用标准的HBM4 DRAM晶粒。使用标准HBM4 DRAM晶粒有助于至少在逻辑层面上简化控制器开发，并确保了每个堆栈的容量能与HBM4和HBM4E保持一致，最高可达每个HBM4E堆栈64 GB。
从理论增至，这代表着SPHBM4的内存容量相较于HBM4能够完成四倍的增加。然而，在实际应用中，由于芯片面积成本随着每个新制程技术而不断攀升，AI芯片开发商很可能会在内存容量与更高的计算能力及芯片的通用性之间寻求平衡。
降低集成门槛带来有机基板的革新SPHBM4的另一个关键优势在于其集成方式，它有望大幅降低系统集成的成本和复杂性。尽管512位元内存总线仍然是一个技术复杂的界面，但JEDEC表示，SPHBM4支持在传统有机基板上进行2.5D集成。这代表着它不需要使用昂贵的硅中介层（interposers），进而显著降低了集成成本，同时潜在的扩大了设计灵活性。
相较于依赖硅中介层的解决方案，有机基板的布线允许SoC与内存堆栈之间拥有更长的电气信道长度，这一特性有助于放宽大型封装中的布局限制，并使得封装附近能够容纳比目前更多的内存容量。此外，由于SPHBM4采用业界标准的512位元得总线界面，它能够通过标准化带来的规模化效应降低成本，这使其相较于依赖UCIe或专有界面的C-HBM4E解决方案更具成本竞争力。
SPHBM4市场定位非GDDR杀手一些对技术敏锐的读者可能会提出疑问，为何不将SPHBM4应用于游戏GPU和显卡。而因在于相较于GDDR7或潜在的GDDR7X，SPHBM4能以适度的成本增加换取更高的带宽。然而，JEDEC预计SPHBM4不太可能成为GDDR内存的终结者。虽然，SPHBM4的设计目标是提供HBM4级别的带宽，但其根本的工程设计优先考虑的是性能和容量，而非成本和功耗。
在成本结构上，尽管SPHBM4比HBM4或HBM4E便宜，但它仍然需要一系列高成本的制程和组件，包括堆栈的HBM DRAM芯片，这些芯片的物理尺寸较大，因此比一般商品化DRAM ICs更昂贵。还有复杂的制程要求，就是SPHBM4需要界面基础芯片、TSV（硅穿孔）制程、已知优良晶粒（KGD）流程以及先进的封装内组装步骤。
这些高端制造步骤在总成本中仍占有不小比重，在与受益于庞大消费者和游戏市场规模、采用简单封装和成熟PCB组装的商品化GDDR7相较，难以随着产量扩大而有效地降低成本。因此，用单个先进的SPHBM4来取代多个GDDR7芯片，不仅可能无法降低成本，反而可能会导致成本增加。
总体而言，SPHBM4的推出，标志着在高性能内存领域，为解决AI加速器等对容量和带宽有极高需求但同时对集成成本敏感的市场，提供了标准化且具备成本效益的解决方案。虽然在传统基板上进行超宽总线界面的布线仍难以想象，但SPHBM4在内存性能、容量扩展与集成灵活性之间取得了重要的平衡点。
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