在近期举行的北美技术论坛（North America Technology Symposium）上，台积电（TSMC）首度公开了N2（2纳米）制程的缺陷率（D0）情况，显示N2的表现比以往7nm、5nm、3nm等历代制程更为优异。
虽然台积电并未直接公布具体数据，但从官方展示的不同制程随时间推移的缺陷率趋势图来看，N2的表现相当亮眼。
N2制程首次导入全环绕闸极晶体管（GAAFET）架构，目前距离量产大约还有两个季度，预计将于年底正式进入大规模生产。根据台积电透露，N2试产近两个月以来，缺陷率与当时的N5/N4相当，甚至稍微更低，并且明显优于N7/N6及N3/N3P制程。
从以往经验来看，在试产至量产半年内，N7/N6综合缺陷率最高；N3/N3P从量产开始就有所改善；而N5/N4则在试产初期就展现出明显低缺陷率的优势。若N2能延续N5/N4的良好趋势，其未来量产前景可期。
台积电也指出，一项新制程的缺陷率能否快速下降，除了技术本身的成熟度之外，也取决于流片（试制）数量与产能规模。流片数量越多、产能扩展越快，越能提早发现并修正潜在问题，进一步加速制程成熟。
目前，N2制程已流片的芯片数量明显高于以往同期的其他制程，这也是其能迅速改善缺陷率的关键之一。
